Grant: Strategic Projects - Group

Since the creation of the integrated circuit, more than 4 decades ago, a tenfold increase in computing performance has been achieved every 5 years. The most significant impact of this trend is the continuing decrease of cost-per-chip which has led to significant improvement in economic productivity and overall quality of life though the proliferation of computers, communication and electronics in general. This outstanding improvement is essentially due to the scaling down of the CMOS technology (Complementary Metal Oxide Semiconductor). The aim of this project is not to replace CMOS circuits for general purpose Boolean logic but rather to develop enhanced CMOS technology by adding new functionalities through heterogeneous integration of new nanodevices. The objective of this project consists in stacking Single Electron Devices (SED) (transistors or memories) on existing CMOS technology and providing the tools to make use of such hybrid SED-CMOS technology. The advantages of such an approach are numerous and address major concerns of the industry: larger integration density (3-D vs 2-D), reduced interconnect lengths (to overcome SED fan-out issues), non invasive technology (CMOS fabrication process is not disturbed). This project is presented by a consortium of researchers from the Center of Excellence in Information Engineering at Universite de Sherbrooke, the Laboratory for Micro and Nanofabrication at INRS- Energy, Materials and Telecommunications, Lyon Institute of Nanotechnology at INSA-Lyon in France, STMicroelectronics in France and IBM Canada. This research project will address the issue of energy consumption by capitalizing on the previously developed high power efficiency SET platform; 1) to heterogeneously integrate SET with CMOS technology from chip to package; 2) to investigate new electronic functionalities; 3) to increase performance of logic and memory devices. The impact of this research is ranging from more energy efficient portable electronics (laptop, MP3 player, cellular phone) to universal computer memory. Depuis la création du circuit intégré, il y a plus de 4 décennies, une augmentation de dix fois la performance estréalisée tous les 5 ans. L'impact le plus significatif de cette tendance est la diminution constante du coût des puces qui a mené à l'amélioration significative de la productivité économique et la qualité de la vie globale par la prolifération des ordinateurs, des communications et de l'électronique en général. Cette amélioration exceptionnelle est essentiellement engendrée par la réduction d'échelle de la technologie CMOS. Le but de ce projet n'est pas de remplacer les circuits CMOS pour les applications de logique booléenne, mais plutôt de développer une technologie CMOS amélioré par l'ajout de nouvelles fonctionnalités par le biais de l'intégration hétérogène de nouveau nanodispositifs. L'objectif de ce projet consiste en l'empilement de dispositif mono-électroniques (transistors ou mémoires) sur les technologies CMOS et fournir les outils nécessaires pour rendre l'utilisation de ces technologie hybrides mono-électronique-CMOS. Les avantages d'une telle approche sont nombreux et répondre aux principales préoccupations de l'industrie: plus grande densité d'intégration (3-D vs 2-D), la réduction des longueurs d'interconnexion (fréquence d'opération), la technologie non invasive (processus de fabrication CMOS pas altéré). Ce projet de recherche est présenté par un consortium de chercheurs du Centre d'Excellence en Génie de l'Information à l'Université de Sherbrooke, la Laboratoire de Micro-Nanofabrication à l'INRS-ÉMT, Institut de Nanotechnologie de Lyon à l'INSA-Lyon France, STMicroelectronics France et IBM Canada. Ce programme de recherche abordera la question de la consommation d'énergie en capitalisant sur la plateforme de SET développée précédemment; 1) pour intégrer de façon hétérogène des technologies mono-électronique et CMOS du dispositif jusqu'à l'encapsulation; 2) pour étudier de nouvelles fonctionnalités; 3) pour augmenter la...