Grant: Discovery Grants Program - Individual

Ce programme de recherche porte sur les techniques récentes, voire émergentes, d'encapsulation des circuits intégrés, connues sous le nom d'encapsulation 2.5D et 3D. L'encapsulation 2.5D, qui est depuis peu disponible sur certains circuits intégrés commerciaux, consiste à empiler des dés de silicium, les uns à côté des autres, sur une couche intermédiaire passive de silicium, au travers de laquelle on retrouve des interconnections sous forme de colonnes verticales (« Through-Silicon Vias, TSV »). L'encapsulation 3D, quant à elle, consiste à empiler des dés de silicium, les uns par-dessus les autres. Dans ce cas, les TSV sont présents dans les dés empilés. Par rapport à l'encapsulation conventionnelle (2D), ces techniques offrent un très grand potentiel en termes de bande passante et performance, et ce pour une faible puissance de dissipation. Si le potentiel de l'encapsulation 3D est encore plus intéressant, cette technique se heurte à davantage de défis, notamment en cequi concerne le test des circuits. Ce programme vise à investiguer les effets de l'utilisation de l'encapsulation 2.5D et 3D sur la qualité de l'alimentation des circuits intégrés, en particulier durant le processus de test et diagnostic. Ce programme s'inscrit dans la suite logique de travaux récemment entrepris. Ces travaux ont entre autres permis d'observer un phénomène de variations de l'alimentation, variations qui sont induites par l'intermodulation de fréquences d'horloge utilisées et qui sont exacerbées aux fréquences de résonance du réseau d'alimentation des circuits intégrés. Les résultats obtenus jusqu'à maintenant, à l'aide de circuits intégrés encapsulés de manière conventionnelle, montrent que ce phénomène peut avoir des incidences sur la performance de ces circuits. Ce phénomène et ses incidences devraient être amplifiés par les encapsulations 2.5D et 3D. En effet, des boucles de courant supplémentaires peuvent se créer avec ces types d'encapsulation. De plus, des différences plus marquées sont prévues au niveau de l'impédance du réseau d'alimentation pendant le processus d'assemblage et de test, au fur et à mesure que les dés sont empilés les uns à côté des autres (2.5D) ou les uns sur les autres (3D).